74161 quartus-搜答案-百度作业网

先设置要建立原件符号的文件为顶层文件（project——setastop）,然后生成符号文件（File——create

给出完整代码看看再问：后面代码是一个case语句而已没有再用一次clk信号了…再答：OK。其实你的initial语句的几个赋值有问题，可综合电路是不赋初值的。如果非要设初值，可以用reset信号对相关

这个东西,不难啊,查一手册不就知道了,真懒给你参考

那是11版本没有自带device库,要你自己下载安装并添加.http://blog.sina.com.cn/s/blog_6fe0d70d0100uhou.html参见这篇博客,一定能解决问题的.

把一个74161的Q3作为这一级的进位输出端,它就是一个八进制计数器.第一级的4个输出端（Q3,Q2,Q1,Q0）就是8,4,2,1.这个第一级的计数输入是从CLK端输入的,第二级的CLK接第一级的Q

输入的某些引脚同时给了两个值,我以前也遇到过这种问题.大概不是重复定义管脚就是重复赋值了……

把一个74161的Q3作为这一级的进位输出端,它就是一个八进制计数器.第一级的4个输出端（Q3,Q2,Q1,Q0）就是8,4,2,1.这个第一级的计数输入是从CLK端输入的,第二级的CLK接第一级的Q

参考答案:为中华之崛起而读书.——周恩来

大约可以参照此图!

此图根据电路结构判断为七进制计数器,采用异步置数方式.但是此电路的状态有两种,两种状态都表现出为七进制.我的分析是这样：从一开始上电,置数端和输出端都是0,然后两个工作端和清零端接高电平,表示一直工作

你说的应该是原理图设计输入吧,双击原理图界面里面输入GND就能找到你要的符号GND表示低电平

在PinPlanner里有个PinLegend,那里面是图例说明——一看便知.

modelsim比较好,quartus太慢了,dspbuilder没用过,我现在也在学FPGA,modelsim使用方法百度一下,一大箩；verilog语言推荐北航《Verilog数字系统设计教程》

74161是四位二进制可预置数的同步加法计数器,那它单片能实现最大计数为十六进制,并可通过外加门电路来构成十六进制以下任何进制计数器,因为是同步置数,当时钟信号一到来时会置数会复位,那么就在计数到8的

SOFT只是电路图代号,电路符号是“门”单元符号,或缓冲器、整形器、放大器.

74161是四位二进制同步计数器.置数端低电平有效.当置数端低电平时,预置数0010,如果此时没有时钟脉冲,时钟输入端是低电平,预置数是没有预置进去的,时钟脉冲端为高电平时,预置数0010被预置进去,

这个程序是带进位端的1Bit加法器的典型程序.完成的功能就是进行位运算,a+b然后加上进位Cin,将加结果送Sum,进位送Cout输出.

上面给的选项都是错的,正确答案是244进制.再问：您好，是00001100~11111111，所以256-12=244进制么？再答：是的

单击file→creat/_update→creatsymbolfilesforcurrentfile对加法器进行封装.再利用封装好的加法器组装乘法器

你是说vhdl程序吧.单引号里面是一位二进制代码.当代码大于一位时用双引号.明白了吗?