百度作业网verilog生成块 这个问题以前有网友问过了 我只是复制了一下他的问题
来源：学生作业帮 编辑：百度作业网作业帮 分类：综合作业 时间：2024/06/16 00:39:32
verilog生成块 这个问题以前有网友问过了 我只是复制了一下他的问题
看了VERILOG的生成块那一节,没怎么看懂,然后上网搜了一下生成块的问题,结果搜出来一个人问的东西,但没人解答,
//错误的程序
module try(out,i0,i1);
parameter N=32;
中间声明变量省略掉,定义输出是out,输入是i0,i1
for（i=0;i
看了VERILOG的生成块那一节,没怎么看懂,然后上网搜了一下生成块的问题,结果搜出来一个人问的东西,但没人解答,
//错误的程序
module try(out,i0,i1);
parameter N=32;
中间声明变量省略掉,定义输出是out,输入是i0,i1
for（i=0;i
执行语句必须在块中,这点书上都没有说么
块可以是initial,always之类的,否则单独的执行语句系统怎么知道应该在那个时段执行呢
再问： 谢谢您的回答 不过我还有些不明白的地方 问题如下 1如果用循环语句 肯定有关键字initial或always initial begin if() ***** end 是不是如果用上面这个句式可以代替生成块？我看书上的例子 if while case 那些循环语句下面接的都是些赋值语句 而生成块循环下面接的都是实例调用 难道if 那些循环句不能实例调用？ 2哪些语句属于执行语句 其中if和else的条件语句是吗
再答： 1. 只能说在一定的条件下可以替代，因为generate的用法还是很宽泛的，她和module可以说是一个等级的。 在generate中的要求和在module中很类似，因为generate就是生成一个电路，电路结构就是你在generate中表述的内容。所以if，wile这些语句都必须在generate中再嵌入一个initial或always块，然后在这些块中描述电路特征 至于实例调用的问题，可以被实例调用的必须是一个完整的语句块，有I/O，有语句，那些if，while等语句单独是不能存在的，所以也就不能实例调用（换句话说，如果你吧一个if写成一个function或者一个module，那么就可以调用了） 2. 我纠正一下自己的回答，说是执行语句可能有些不恰当 可以独立存在于generate块或者module的应当是变量声明，常量定义，assign赋值，门级语句，块声明，实例调用方法（I/O匹配表） 可能有些遗漏，不过也差不多了，像ifelse，while，for，case这类的语句都是高级语句，是不能独立出现的，必须放在initial或always块中
块可以是initial,always之类的,否则单独的执行语句系统怎么知道应该在那个时段执行呢
再问： 谢谢您的回答 不过我还有些不明白的地方 问题如下 1如果用循环语句 肯定有关键字initial或always initial begin if() ***** end 是不是如果用上面这个句式可以代替生成块？我看书上的例子 if while case 那些循环语句下面接的都是些赋值语句 而生成块循环下面接的都是实例调用 难道if 那些循环句不能实例调用？ 2哪些语句属于执行语句 其中if和else的条件语句是吗
再答： 1. 只能说在一定的条件下可以替代，因为generate的用法还是很宽泛的，她和module可以说是一个等级的。 在generate中的要求和在module中很类似，因为generate就是生成一个电路，电路结构就是你在generate中表述的内容。所以if，wile这些语句都必须在generate中再嵌入一个initial或always块，然后在这些块中描述电路特征 至于实例调用的问题，可以被实例调用的必须是一个完整的语句块，有I/O，有语句，那些if，while等语句单独是不能存在的，所以也就不能实例调用（换句话说，如果你吧一个if写成一个function或者一个module，那么就可以调用了） 2. 我纠正一下自己的回答，说是执行语句可能有些不恰当 可以独立存在于generate块或者module的应当是变量声明，常量定义，assign赋值，门级语句，块声明，实例调用方法（I/O匹配表） 可能有些遗漏，不过也差不多了，像ifelse，while，for，case这类的语句都是高级语句，是不能独立出现的，必须放在initial或always块中
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谁能帮我解开这个问题小明问他爸借500块钱,有问他妈借500块,买了一双鞋用了970.还剩30块,还爸10块,还妈10块
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